Chip mạch tích hợp thiết bị logic có thể lập trình CPLD EPM9560ARC208-10

Mô tả sản phẩm

EPM9560ARC208-10 SMD / SMT CPLD - Thiết bị logic có thể lập trình phức tạp

TÍNH NĂNG, ĐẶC ĐIỂM:

■ Các thiết bị logic lập trình dựa trên CMOS EEPROM (PLD) hiệu suất cao được xây dựng trên kiến ​​trúc Multiple Array MatriX (MAX®) thế hệ thứ ba

■ Khả năng lập trình trong hệ thống (ISP) 5.0-V thông qua IEEE Std tích hợp sẵn.1149.1 Giao diện Nhóm Hành động Kiểm tra Chung (JTAG)

■ Mạch thử nghiệm quét ranh giới (BST) JTAG tích hợp phù hợp với IEEE Std.1149,1-1990

■ Họ thiết bị logic lập trình (EPLD) có thể xóa mật độ cao, từ 6.000 đến 12.000 cổng có thể sử dụng được (xem Bảng 1)

■ Độ trễ logic chân-to-pin 10 ns với tần số bộ đếm lên đến 144 MHz

■ Tuân thủ hoàn toàn với kết nối thành phần ngoại vi Thông số kỹ thuật xe buýt cục bộ PCI của Nhóm lợi ích đặc biệt (PCI SIG), Bản sửa đổi 2.2

■ Macrocell đầu ra kép để sử dụng độc lập logic tổ hợp và logic đã đăng ký

■ Kết nối FastTrack® cho độ trễ kết nối nhanh, có thể dự đoán trước

■ Thanh ghi đầu vào / đầu ra với đồng hồ và rõ ràng cho phép trên tất cả các chân I / O

■ Điều khiển tốc độ đầu ra có thể lập trình để giảm nhiễu chuyển mạch

■ Hoạt động giao diện MultiVolt ™ I / O, cho phép thiết bị giao tiếp với thiết bị 3.3-V và 5.0-V

■ Phân phối thời hạn sản phẩm mở rộng có thể định cấu hình cho phép lên đến 32 điều khoản sản phẩm cho mỗi macrocell

■ Chế độ tiết kiệm năng lượng có thể lập trình để giảm hơn 50% điện năng trong mỗi ô macro