MT61K256M32JE-14-A 8gb Bộ nhớ flash EMMC IC điều khiển hình ảnh GDDR6 8G 256MX32

Mô tả sản phẩm

MT61K256M32JE-14: Bộ nhớ DRAM GDDR6 8G 256MX32 FBGA gốc Bộ nhớ lưu trữ dữ liệu

Đặc trưng

• VDD = VDDQ = 1,35V ± 3%, 1,25V ± 3% và 1,20V –2% / + 3%

• VPP = 1,8V –3% / + 6%

• Tốc độ dữ liệu: 12 Gb / s, 14 Gb / s, 16 Gb / s

• 2 kênh độc lập riêng biệt (x16)

• Cấu hình chế độ x16 / x8 và 2 kênh / kênh giả (PC) được đặt khi đặt lại

• Các giao diện kết thúc đơn trên mỗi kênh cho lệnh / địa chỉ (CA) và dữ liệu

• Đầu vào đồng hồ vi sai CK_t / CK_c cho CA trên 2 kênh

• Một đầu vào đồng hồ vi sai WCK_t / WCK_c trên mỗi kênh cho dữ liệu (DQ, DBI_n, EDC)

• Lệnh / địa chỉ tốc độ dữ liệu gấp đôi (DDR) (CK)

• Tốc độ dữ liệu bốn lần (QDR) và dữ liệu tốc độ dữ liệu kép (DDR) (WCK), tùy thuộc vào tần số hoạt động

• Kiến trúc tìm nạp trước 16n với quyền truy cập đọc hoặc ghi 256 bit trên mỗi mảng

• 16 ngân hàng nội bộ

• 4 nhóm ngân hàng cho tCCDL = 3tCK và 4tCK

• Độ trễ ĐỌC có thể lập trình

• Độ trễ WRITE có thể lập trình

• Viết chức năng mặt nạ dữ liệu qua bus CA với độ chi tiết mặt nạ byte đơn và kép

• Đảo ngược xe buýt dữ liệu (DBI) và đảo ngược xe buýt CA (CABI)

• PLL đầu vào / đầu ra

• Đào tạo xe buýt CA: Giám sát đầu vào CA qua tín hiệu DQ / DBI_n / EDC

• Đào tạo đồng hồ WCK2CK với thông tin pha qua tín hiệu EDC

• Đào tạo đọc và ghi dữ liệu qua FIFO đọc (độ sâu = 6)

• Tính toàn vẹn của quá trình truyền dữ liệu đọc / ghi được bảo đảm bằng cách kiểm tra dự phòng theo chu kỳ

• Độ trễ CRC READ có thể lập trình

• Độ trễ CRC WRITE có thể lập trình

• Mẫu giữ EDC có thể lập trình cho CDR

• Chế độ RDQS trên các chân EDC