Chip nhớ SGRAM-GDDR5 EMMC 32 Bit 4G 128MX32 SMD SMT

Mô tả sản phẩm

EDW4032BABG-70-FR Bộ nhớ gốc DRAM GDDR5 4G 128MX32 FBGA

Đặc trưng

• VDD = VDDQ = 1,6V / 1,55V / 1,5V ± 3% và 1,35V ± 3%

• Tốc độ dữ liệu: 6,0 Gb / s, 7,0 Gb / s, 8,0 Gb / s

• 16 ngân hàng nội bộ • Bốn nhóm ngân hàng cho tCCDL = 3 tCK

• Kiến trúc tìm nạp trước 8n-bit: truy cập đọc hoặc ghi 256-bit trên mỗi mảng cho x32;128-bit cho x16 • Độ dài liên tục (BL): 8 chỉ

• Độ trễ CAS có thể lập trình: 7–25

• Độ trễ WRITE có thể lập trình: 4–7

• Độ trễ CRC READ có thể lập trình: 2–3

• Độ trễ CRC WRITE có thể lập trình: 8–14

• Mẫu giữ EDC có thể lập trình cho CDR

• Nạp trước: Tùy chọn tự động cho mỗi lần truy cập liên tục

• Chế độ tự động làm mới và tự làm mới

• Làm mới chu kỳ: 16.384 chu kỳ / 32ms

• Giao diện: Ngõ ra tương thích với POD-15 (POD-15): Ngõ ra 40Ω kéo xuống, 60Ω kéo lên

• Kết thúc tại chỗ (ODT): 60Ω hoặc 120Ω (NOM)

• ODT và tự động hiệu chỉnh cường độ trình điều khiển đầu ra với điện trở bên ngoài, chân ZQ: 120Ω

• Kết thúc có thể lập trình và hiệu số độ mạnh của trình điều khiển

• VREF bên ngoài hoặc bên trong có thể lựa chọn cho đầu vào dữ liệu;hiệu số có thể lập trình cho VREF nội bộ

• VREF bên ngoài riêng biệt cho đầu vào địa chỉ / lệnh

• TC = 0 ° C đến + 95 ° C

• Cấu hình chế độ x32 / x16 được thiết lập khi bật nguồn bằng chân EDC

• Giao diện một đầu cho dữ liệu, địa chỉ và lệnh

• Đầu vào đồng hồ chênh lệch tỷ lệ dữ liệu hàng quý CK_t, CK_c cho địa chỉ và lệnh

• Hai đầu vào đồng hồ chênh lệch tốc độ dữ liệu một nửa, WCK_t và WCK_c, mỗi đầu vào được liên kết với hai byte dữ liệu (DQ, DBI_n, EDC)

• Dữ liệu DDR (WCK) và định địa chỉ (CK)

• Lệnh SDR (CK)

• Viết chức năng mặt nạ dữ liệu thông qua bus địa chỉ (mặt nạ byte đơn / kép)

• Đảo ngược xe buýt dữ liệu (DBI) và đảo ngược xe buýt địa chỉ (ABI)

• Chế độ bật / tắt PLL đầu vào / đầu ra

• Bộ sửa chu kỳ nhiệm vụ (DCC) cho đồng hồ dữ liệu (WCK)

• Khóa RAS kỹ thuật số